RISC-V H-extension 虚拟化深度工程实战：从 CSR 指令到嵌套虚拟化生产级实现
深入剖析 RISC-V H-extension 虚拟化架构：两阶段地址转换机制、AIA 中断虚拟化 (IMSIC)、QEMU/KVM 嵌套虚拟化实战部署与性能调优，覆盖 Sv39x4 模式、posted-interrupt、影子页表等核心机制。
RISC-V
RISC-V J Extension：Pointer Masking 硬件内存安全的工程落地
2024年10月1日，RISC-V J Extension 的 Pointer Masking 子扩展正式 ratified。本文深入剖析其技术规范、编译器支持、在 Wasm JIT 和云原生沙箱中的工程实践，以及与 ARM/Intel/CHERI 的对比。
RISC-V 指令集架构深度实战：从 RV64I 基础指令到自定义指令扩展与处理器微架构全链路
深度解析 RISC-V 指令集架构：从 RV64I 基础指令编码、寄存器模型、内存访问（RVWMO），到特权架构（M/S/U-mode）、中断陷阱处理、Sv39 虚拟内存、标准扩展（M/A/F/D/V）、自定义指令编码空间、处理器微架构（流水线/分支预测/乱序执行/TLB/Cache）、Chisel/Rocket SoC 构建实战。涵盖 AI 推理加速器、汽车电子、数据中心等前沿落地案例。
用 Rust 从零构建 RISC-V 缓存一致性协议模拟器：TileLink UC 协议状态机与多核事务实战
从零用 Rust 实现 RISC-V TileLink Uncached (UC) 协议缓存一致性模拟器：完整覆盖 MOESI 状态机建模、TileLink 通道拓扑、Acquire/Grant 事务、脏数据转发、DFS 死锁检测、多核 stress test、不变量检查器与 RVWMO litmus test 对照，附带全部可运行代码与生产级工程反思。
RISC-V开源芯片革命：重构全球半导体产业格局的深层逻辑
从技术、产业、地缘政治三维度深度解析RISC-V如何打破ARM/x86双寡头垄断，构建开放处理器新生态
RISC-V 弱内存模型（RVWMO）深度解析：从原理到并发编程实战
深入剖析RISC-V开源指令集架构中的弱内存模型（RVWMO），包括保序规则、FENCE指令、acquire/release语义、原子操作实现以及与ARMv8弱内存模型的对比分析
深入理解 CPU Cache 一致性协议：从 MESI 到 RISC-V 的全景剖析
从经典MESI四状态机出发，深入剖析MOESI/MESIF协议变种、目录式协议设计思想、RISC-V TileLink一致性总线、商用处理器实现（Intel x86/AMD/ARM），以及伪共享、内存屏障等实战优化技巧。
RISC-V：开源芯片架构的颠覆之路 — 从指令集革命到重塑全球半导体格局
全面解析RISC-V开源指令集架构的崛起之路：从与x86/ARM的指令集设计对比，到全球生态系统爆发式增长（中国平头哥/香山、SiFive/高通/Ventana），到数据中心/汽车电子/AI加速器的关键战场，到地缘政治博弈，展望2027年RISC-V的颠覆性变革。
RISC-V革命：开源芯片架构如何重塑半导体产业
从指令集架构的基本概念出发，深入解析RISC-V的设计哲学、全球生态版图、技术细节以及与ARM的竞争格局，展望RISC-V在AI加速和汽车电子领域的三大发展趋势。
RISC-V 2026：开源指令集架构的突围与生态成熟
深度解析RISC-V 2026年发展现状，涵盖高性能核心突破、全球产业格局、中国生态建设、AI向量扩展与矩阵扩展技术、与ARM/x86竞争态势分析及开发者入局指南。
